Progettazione di circuiti analogici CMOS per applicazioni a bassissimo consumo di corrente e a bassissima tensione

Modern systems on a chip (SoC) contain more and more features that need to be smarter than ever, leading to the rapid growth of low-power systems such as portable and wearable medical electronic devices, smartphones, wireless intelligent systems, wireless sensor networks, wearable health-care monitoring devices and so on. Of course, due to the limited energy storage of primary or secondary batteries, low-power design techniques are mandatory to significantly reduce energy consumption. However, designing ultra-low voltage and ultra-low current analog and mixed-signal integrated circuits, especially in nanoscale technology, represents a major challenge. In this PhD thesis, the limitations of low-power operation in analog design were analyzed along with the most widely used low-voltage, low-current analog design techniques that overcome these restrictions. After this preliminary description, two fundamental CMOS analog building blocks were designed under ultra-low voltage and low power conditions: (1) Voltage references and (2) Operational transconductance amplifiers (OTAs). An accurate analysis of these circuit topologies was carried out, also validated by exhaustive schematic and post-layout simulations and by experimental results. Comparison with the state of the art was also performed to assess the objectives achieved by this research in comparison with the literature. Specifically, the proposed solutions are briefly described below. A first solution of 160-nm CMOS resistor-less nano-power voltage reference with trimming strategy was proposed, designed, and measured. The solution is the only one in the literature able to cover both the widest range of supply voltage and temperature which are 1.2 to 5 V and –40 to 125 °C, respectively. A measured reference voltage of 348 mV was found with only 25-nA of current consumption. The solution is also characterized by a reduced value of Line Sensitivity (LS) which is 0.14 %/V with a reference voltage variation of 1.81 mV. The above 160-nm CMOS resistor-less nano-power voltage reference with trimming strategy was also cascaded by an analog output voltage buffer with ultra-low current consumption. The proposed buffer was expressly designed to complement the ultra-low-current reference voltage reference with the main goal to preserve the key performance. Experimental results provide validation that the reference voltage and the LS are preserved and maintained equal to 348 mV and 0.14 %/V, respectively, even with the use of the buffer. The total supply current is 45 nA while the supply voltage range is from 1.2 to 5 V. A second solution, a 28-nm CMOS resistor-less voltage reference with process corner compensation for biomedical application was proposed, designed, and measured. The main novelty of the proposed topology relies in the trimming strategy of the active load which allows to reduce by a factor of 10 the reference voltage variation across corners with respect to the same reference topology without trimming. A 50pF-400pF 0.4-V subthreshold bulk-driven rail-to-rail CMOS Operational Transconductance Amplifier (OTA) was also proposed and designed by using a 65-nm CMOS bulk technology. The adoption of the low supply of 0.4-V together with current consumption of 1.58-μA gives rise to a limited power consumption which is one of the advantages of the proposed OTA. The combination of low power consumption and overall good small-signal performances give rise to the best FoMS (Figure of Merit) in the state of the art. Besides, the large signal performance has been compared through the FoML, providing one of the best results. To conclude the research work, a 65-nm four-stage bulk-driven super class AB OTA was proposed. The solution is based on a modular topology in which additional gain stages based on the same structure can be cascaded to boost the DC gain and without requiring an explicit frequency compensation (it is stable through the load capacitor). The proposed architecture allows to boost the DC gain from 58 dB to 88 dB by exploiting a 2-stage and a 4-stage configuration. This last DC gain value together with 0.4-V supply and 3.75-nA current consumption represents one of the best results achieved. Indeed, the small-signal performances (in terms of FoMS) is the best one in the state of the art.

I moderni sistemi su chip (SoC) contengono sempre più funzionalità che devono essere più intelligenti che mai, portando alla rapida crescita di sistemi a basso consumo di potenza come dispositivi elettronici medici portatili e indossabili, smartphone, sistemi intelligenti wireless, reti di sensori wireless, dispositivi indossabili di monitoraggio sanitario e così via. Naturalmente, a causa del limitato accumulo di energia delle batterie primarie o secondarie, le tecniche di progettazione a basso consumo sono obbligatorie per ridurre significativamente il consumo di potenza. Tuttavia, la progettazione di circuiti integrati analogici e a segnale misto a bassissima tensione e bassissima corrente, soprattutto nella tecnologia su scala nanometrica, rappresenta una sfida importante. In questa tesi di dottorato, sono state analizzate le limitazioni del funzionamento a basso consumo di potenza nella progettazione analogica insieme alle tecniche di progettazione analogica a bassa tensione e bassa corrente più ampiamente utilizzate per superare queste restrizioni. Dopo questa descrizione preliminare, sono stati progettati due fondamentali blocchi circuitali analogici CMOS in condizioni di bassissima tensione di alimentazione e basso consumo di potenza: (1) Riferimenti di tensione e (2) Amplificatori Operazionali a Transconduttanza (OTA). È stata effettuata un'analisi accurata di queste topologie circuitali, validata anche da esaustive simulazioni a livello schematico e di post-layout e da risultati sperimentali. È stato effettuato anche un confronto con lo stato dell'arte per valutare gli obiettivi raggiunti da questa ricerca rispetto alla letteratura. Nello specifico le soluzioni proposte vengono brevemente descritte di seguito. È stata proposta, progettata e misurata una prima soluzione di riferimento di tensione di nano-potenza senza resistenze CMOS da 160-nm con strategia di trimming. La soluzione è l'unica in letteratura in grado di coprire sia il più ampio range di tensione di alimentazione che di temperatura, rispettivamente da 1.2 a 5 V e da –40 a 125 °C. È stata misurata una tensione di riferimento di 348 mV con un consumo di corrente di soli 25 nA. La soluzione è inoltre caratterizzata da un ridotto valore di Line Sensitivity (LS) pari a 0.14 %/V con una variazione della tensione di riferimento pari a 1.81 mV. Il riferimento di tensione CMOS a basso consumo di potenza senza resistenze da 160 nm con strategia di trimming di cui sopra è stato inoltre collegato in cascata ad un buffer di uscita in tensione a basso consumo di potenza. Il buffer proposto è stato espressamente progettato per completare il riferimento di tensione di riferimento a bassa corrente con l'obiettivo principale di preservare le prestazioni chiave. I risultati sperimentali forniscono la conferma che la tensione di riferimento e la LS sono preservati e mantenuti rispettivamente pari a 348 mV e 0.14%/V, anche con l'aggiunta del buffer. La corrente di alimentazione totale è di 45 nA mentre il range della tensione di alimentazione va da 1.2 a 5 V. È stata proposta, progettata e misurata una seconda soluzione di riferimento di tensione CMOS senza resistenze in tecnologia da 28 nm con compensazione delle variazioni di processo per applicazioni biomediche. La principale novità della topologia proposta risiede nella strategia di trimming del carico attivo che consente di ridurre di un fattore 10 la variazione della tensione di riferimento al variare delle variazioni di processo rispetto alla stessa topologia di riferimento senza trimming. È stato inoltre proposto e progettato un bulk-driven rail-to-rail Amplificatore Operazionale a Transconduttanza (OTA) operante in sottosoglia a 0.4 V che pilota un carico nel range da 50 pF-400 pF utilizzando una tecnologia CMOS da 65 nm. L'adozione della bassa alimentazione di 0.4 V insieme al consumo di corrente di 1.58 μA dà luogo ad un consumo energetico limitato che è uno dei vantaggi dell'OTA proposto. La combinazione di basso consumo di potenza e prestazioni complessivamente buone per piccolo segnale danno origine alla migliore FoMS (Figura di Merito) allo stato dell'arte. Inoltre, le prestazioni di largo segnale sono state confrontate tramite FoML, fornendo uno dei migliori risultati. Per concludere il lavoro di ricerca, è stato proposto un super-classe AB OTA a quattro stadi in tecnologia CMOS da 65-nm. La soluzione si basa su una topologia modulare in cui è possibile collegare in cascata ulteriori stadi di guadagno basati sulla stessa struttura per aumentare il guadagno DC e senza richiedere una compensazione in frequenza esplicita (è stabile attraverso il condensatore di carico). L'architettura proposta consente di aumentare il guadagno DC da 58 dB a 88 dB sfruttando una configurazione a 2 e 4 stadi. Quest'ultimo valore di guadagno DC, insieme all'alimentazione di 0.4 V e al consumo di corrente di 3.75 nA, rappresentano uno dei migliori risultati ottenuti. Infatti, le prestazioni di piccolo segnale (in termini di FoMS) sono le migliori allo stato dell'arte.