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Titolo Data di pubblicazione Autore(i) File
A Framework for Design Space Exploration of Parameterized VLSI Systems 1-gen-2002 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio file da validare
A genetic approach to bus encoding 1-gen-2003 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Parlato, A. file da validare
EPIC-Explorer: A parameterized VLIW-based platform framework for design space exploration 1-gen-2003 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
A Genetic Bus Encoding Technique for Power Optimization of Embedded Systems 1-gen-2003 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio file da validare
An evolutionary approach for reducing the switching activity in address buses 1-gen-2003 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Parlato, A. file da validare
Power/Energy Perspective on Hyperblock Formation 1-gen-2004 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
Multi-Objective Optimization of a Prameterized VLIW Architecture 1-gen-2004 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
A GA Based Design Space Exploration Framework for Parameterized System-on-a-Chip Platforms 1-gen-2004 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio
Multi-objective mapping for mesh-based NoC architectures 1-gen-2004 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio
Mapping Cores on Network-on-Chip 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio
Design of a priority queue manager for high-speed packet switches 1-gen-2005 Ascia, Giuseppe; Panno, Daniela Giovanna Anna file da validare
Multi-objective Genetic Approach for System-level Exploration in Parameterized Systems-on-a-chip 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio
Switching Activity Reduction in Embedded Systems: A Genetic Bus Encoding Approach 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Parlato, A.
Hyperblock Formation: A Power/Energy Perspective for High Performance VLIW Architectures 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
Exploring Design Space of VLIW Architectures 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
An evolutionary management scheme in high performance packet switches, 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Panno, Daniela Giovanna Anna
An Evolutionary Approach to Network on Chip Mapping Problem 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio
A system-level framework for evaluating area/performance/power trade-offs of VLIW-based embedded systems 1-gen-2005 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
A Multi-objective Genetic Approach to Mapping Problem on Network-on-Chip 1-gen-2006 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio
A New Selection Policy for Adaptive Routing in Network on Chip 1-gen-2006 Ascia, Giuseppe; Catania, Vincenzo; Palesi, Maurizio; Patti, Davide file da validare
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