Power-Aware Design Techniques for Nanometer MOS Current-Mode Logic Gates: a Design Framework

Alioto, M.; Palumbo, G.

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Power-Aware Design Techniques for Nanometer MOS Current-Mode Logic Gates: a Design Framework / M. ALIOTO; PALUMBO G. - In: IEEE CIRCUITS AND SYSTEMS MAGAZINE. - ISSN 1531-636X. - 4(2006), pp. 40-59.

Utilizza questo identificativo per citare o creare un link a questo documento: http://hdl.handle.net/20.500.11769/6083

Titolo:	Power-Aware Design Techniques for Nanometer MOS Current-Mode Logic Gates: a Design Framework
Autori interni:	PALUMBO, Gaetano
Data di pubblicazione:	2006
Rivista:	IEEE CIRCUITS AND SYSTEMS MAGAZINE
Handle:	http://hdl.handle.net/20.500.11769/6083
Appare nelle tipologie:	1.1 Articolo in rivista

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